<p>Kévin Redon <strong>merged</strong> this change.</p><p><a href="https://gerrit.osmocom.org/12806">View Change</a></p><div style="white-space:pre-wrap">Approvals:
  Jenkins Builder: Verified
  Harald Welte: Looks good to me, approved

</div><pre style="font-family: monospace,monospace; white-space: pre-wrap;">fix DPLL input clock division<br><br>Change-Id: I3df1356d36b54d0cc34fd827265b1e4b9d55509f<br>---<br>M sysmoOCTSIM/config/hpl_oscctrl_config.h<br>1 file changed, 12 insertions(+), 4 deletions(-)<br><br></pre><pre style="font-family: monospace,monospace; white-space: pre-wrap;"><span>diff --git a/sysmoOCTSIM/config/hpl_oscctrl_config.h b/sysmoOCTSIM/config/hpl_oscctrl_config.h</span><br><span>index 0676cb5..17bcfc2 100644</span><br><span>--- a/sysmoOCTSIM/config/hpl_oscctrl_config.h</span><br><span>+++ b/sysmoOCTSIM/config/hpl_oscctrl_config.h</span><br><span>@@ -404,6 +404,7 @@</span><br><span> // <i> Select the clock source.</span><br><span> // <id> fdpll0_ref_clock</span><br><span> #ifndef CONF_FDPLL0_GCLK</span><br><span style="color: hsl(120, 100%, 40%);">+// directly use XOSC1 as clock input (no need to use an additional GCLK)</span><br><span> #define CONF_FDPLL0_GCLK GCLK_GENCTRL_SRC_XOSC1</span><br><span> #endif</span><br><span> </span><br><span>@@ -438,13 +439,15 @@</span><br><span> // <o> Loop Divider Ratio Integer Part <0x0-0x1FFF></span><br><span> // <id> fdpll0_ldr</span><br><span> #ifndef CONF_FDPLL0_LDR</span><br><span style="color: hsl(0, 100%, 40%);">-#define CONF_FDPLL0_LDR 0x3b</span><br><span style="color: hsl(120, 100%, 40%);">+// 2 MHz input clock * ( <59> + 1 = 60 ) = 120 MHz output clock</span><br><span style="color: hsl(120, 100%, 40%);">+#define CONF_FDPLL0_LDR 59</span><br><span> #endif</span><br><span> </span><br><span> // <o> Clock Divider <0x0-0x7FF></span><br><span> // <id> fdpll0_clock_div</span><br><span> #ifndef CONF_FDPLL0_DIV</span><br><span style="color: hsl(0, 100%, 40%);">-#define CONF_FDPLL0_DIV 0x6</span><br><span style="color: hsl(120, 100%, 40%);">+// XOSC1 = 12 MHz, divide by 2 * ( <2> + 1 ) = 6 to have a 2 MHz clock input (maximum is 3.4 MHz)</span><br><span style="color: hsl(120, 100%, 40%);">+#define CONF_FDPLL0_DIV 2</span><br><span> #endif</span><br><span> </span><br><span> // <q> DCO Filter Enable</span><br><span>@@ -485,6 +488,7 @@</span><br><span> // <0x3=>XOSC1 clock reference</span><br><span> // <id> fdpll0_arch_refclk</span><br><span> #ifndef CONF_FDPLL0_REFCLK</span><br><span style="color: hsl(120, 100%, 40%);">+// XOSC1 is used as input signal, thus also use it as reference</span><br><span> #define CONF_FDPLL0_REFCLK 0x3</span><br><span> #endif</span><br><span> </span><br><span>@@ -529,6 +533,7 @@</span><br><span> // <i> Select the clock source.</span><br><span> // <id> fdpll1_ref_clock</span><br><span> #ifndef CONF_FDPLL1_GCLK</span><br><span style="color: hsl(120, 100%, 40%);">+// directly use XOSC1 as clock input (no need to use an additional GCLK)</span><br><span> #define CONF_FDPLL1_GCLK GCLK_GENCTRL_SRC_XOSC1</span><br><span> #endif</span><br><span> </span><br><span>@@ -563,13 +568,15 @@</span><br><span> // <o> Loop Divider Ratio Integer Part <0x0-0x1FFF></span><br><span> // <id> fdpll1_ldr</span><br><span> #ifndef CONF_FDPLL1_LDR</span><br><span style="color: hsl(0, 100%, 40%);">-#define CONF_FDPLL1_LDR 0x31</span><br><span style="color: hsl(120, 100%, 40%);">+// 2 MHz input clock * ( <49> + 1 = 50 ) = 100 MHz output clock</span><br><span style="color: hsl(120, 100%, 40%);">+#define CONF_FDPLL1_LDR 49</span><br><span> #endif</span><br><span> </span><br><span> // <o> Clock Divider <0x0-0x7FF></span><br><span> // <id> fdpll1_clock_div</span><br><span> #ifndef CONF_FDPLL1_DIV</span><br><span style="color: hsl(0, 100%, 40%);">-#define CONF_FDPLL1_DIV 0x6</span><br><span style="color: hsl(120, 100%, 40%);">+// XOSC1 = 12 MHz, divide by 2 * ( <2> + 1 ) = 6 to have a 2 MHz clock input (maximum is 3.4 MHz)</span><br><span style="color: hsl(120, 100%, 40%);">+#define CONF_FDPLL1_DIV 2</span><br><span> #endif</span><br><span> </span><br><span> // <q> DCO Filter Enable</span><br><span>@@ -610,6 +617,7 @@</span><br><span> // <0x3=>XOSC1 clock reference</span><br><span> // <id> fdpll1_arch_refclk</span><br><span> #ifndef CONF_FDPLL1_REFCLK</span><br><span style="color: hsl(120, 100%, 40%);">+// XOSC1 is used as input signal, thus also use it as reference</span><br><span> #define CONF_FDPLL1_REFCLK 0x3</span><br><span> #endif</span><br><span> </span><br><span></span><br></pre><p>To view, visit <a href="https://gerrit.osmocom.org/12806">change 12806</a>. To unsubscribe, or for help writing mail filters, visit <a href="https://gerrit.osmocom.org/settings">settings</a>.</p><div itemscope itemtype="http://schema.org/EmailMessage"><div itemscope itemprop="action" itemtype="http://schema.org/ViewAction"><link itemprop="url" href="https://gerrit.osmocom.org/12806"/><meta itemprop="name" content="View Change"/></div></div>

<div style="display:none"> Gerrit-Project: osmo-ccid-firmware </div>
<div style="display:none"> Gerrit-Branch: master </div>
<div style="display:none"> Gerrit-MessageType: merged </div>
<div style="display:none"> Gerrit-Change-Id: I3df1356d36b54d0cc34fd827265b1e4b9d55509f </div>
<div style="display:none"> Gerrit-Change-Number: 12806 </div>
<div style="display:none"> Gerrit-PatchSet: 2 </div>
<div style="display:none"> Gerrit-Owner: Kévin Redon <kredon@sysmocom.de> </div>
<div style="display:none"> Gerrit-Reviewer: Harald Welte <laforge@gnumonks.org> </div>
<div style="display:none"> Gerrit-Reviewer: Jenkins Builder (1000002) </div>
<div style="display:none"> Gerrit-Reviewer: Kévin Redon <kredon@sysmocom.de> </div>